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AD1935/AD1936/AD1937/AD1938/AD1939
Preliminary Technical Data
Rev. Pr
I
| Page 24 of 30
PLL AND CLOCK CONTROL REGISTERS
PLL and Clock control 0
Bit
0
Value
0
1
00
01
10
11
00
01
10
11
00
01
10
11
0
1
Function
Normal operation
Power down
INPUT 256 (x 44.1 or 48kHz)
INPUT 384 (x 44.1 or 48kHz)
INPUT 512 (x 44.1 or 48kHz)
INPUT 768 (x 44.1 or 48kHz)
XTAL Oscillator Enabled
256xfs VCO Output
512xfs VCO Output
Off
MCLK
DLRCLK
ALRCLK
Reserved
Disable: ADC and DAC Idle
Enable: ADC and DAC Active
Description
PLL power down
MCLK pin functionality (PLL active)
2:1
4:3
MCLK_O pin
6:5
PLL input
7
Internal MCLK Enable
Table 18
PLL and Clock control 1
Bit
0
Value
0
1
0
1
0
1
0
1
0000
Function
PLL Clock
MCLK
PLL Clock
MCLK
Enabled
Disabled
Not Locked
Locked
Reserved
Description
DAC Clock Source Select
ADC Clock Source Select
On-chip Voltage Reference
1
2
3
PLL Lock Indicator (Read Only)
7:4
Table 19
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